Covered 是一个Verilog代码覆盖工具，它读取的Verilog设计和生成的光碟/ LXT从设计转储文件并生成一个覆盖文件，可以合并的文件或其他保险用于创建报告的报道。涵盖还包含图形用户界面覆盖报告的效用，在一个覆盖读取文件以允许交互式报道发现。由测量范围涵盖领域包括：行，切换，内存，组合逻辑，FSM 状态和状态转换以及断言覆盖。
Verilog HDL是一种硬体描述语言（hardware description language），为了制作数位电路而用来描述ASICs和FPGA的设计之用。 Verilog 的设计者想要以C 程式语言为基础设计一种语言，可以使工程师比较容易学习。
Verilog 是由en:Gateway Design Automation公司于大约1984年开始发展。 Gateway Design Automation公司后来被Cadence Design Systems于1990年所购并。现在Cadence 对于Gateway 公司的Verilog 和Verilog-XL 模拟器拥有全部的财产权。
主页：http://covered.sourceforge.net/
下载：http://covered.sourceforge.net/downloads/stable/index.html
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